在今天的 IEEE 國際電子器件大會（IEDM 2019）上，臺積電概述了其在 5nm 工藝上取得的初步成果。目前，該公司正在向客戶提供基于 N7 和 N7P 工藝的產品。但在向 5nm 進發的時候，兩者賈昂共享一些設計規則。據悉，與 7nm 衍生工藝相比，N5 新工藝將增加完整的節點，并在 10 層以上廣泛使用 EUV 技術，以減少 7nm+ 制程的總步驟。此外，臺積電會用上第五代 FinFET 技術。
（題圖 via AnandTech）
TSMC 表示，其 5nm EUV 可將密度提升約 1.84 倍、能效提升 15%（功耗降低 30%）。當前測試的芯片有 256 Mb SRAM 和一些邏輯器件，平均良率為 80%、峰值為 90% 。顯然，盡管新工藝能夠縮小現代移動芯片的大小，但收益率要低得多。目前新技術正在處于早期測試階段，預計可在 2020 上半年轉入量產，預計 5nm 成品芯片可在 2020 下半年準備就緒。
目前
TSMC 7 nm 工藝可在每平方面積上堆積 1 億個晶體管（約 96.27 mTr / mm2），5nm 新工藝可達 177.14 mTr /
mm2作為試產的一部分，TSMC 會制造大量的測試芯片，以驗證新工藝是否如預期般推進。其中包括一種靜態隨機存儲（SRAM），以及一種 SRAM
+ 邏輯 I/O 芯片。
TSMC 展示了具有大電流（HC）和高密度（HD）特性的 SRAM 單元，尺寸分別為 25000 / 21000 平方納米。同時，該公司正在積極推廣有史以來最小的 HD SRAM 。
至于組合芯片，TSMC
表示其包含了 30％ SRAM、60％ 邏輯（CPU / GPU）、以及 10％ 的 IO 組件。SRAM 部分為 256 Mb，所占面積為
5.376 平方毫米。不過 TSMC 指出，該芯片不包含自修復電路，意味著我們無需添加額外的晶體管，即可實現這一功能。若 SRAM 占芯片的
30％，則整個芯片面積為 17.92 平方毫米左右。
目前 TSMC 公布的平均良率約為 80%，單片晶圓的峰值良率則高于 90% 。但 17.92 平方毫米的面積，意味著它并非高性能的現代工藝芯片。
