應力誘導曲率對4HSiCMOS平帶電壓和界面態密度的影響

碳化硅（SiC）上的柵氧化膜會嚴重影響SiC金屬氧化物半導體場效應晶體管（MOSFET）的性能。本文作者通過電容 － 電壓（C－V）測試研究了應力／應變引起的曲率對柵氧界面態密度（Dit）的影響。外延晶片的曲率通過薄膜應力測量系統進行測試。在干熱氧化過程中，壓縮／拉伸曲率導致SiO2的正Vfb偏移（負固定電荷），SiO2 ／ SiC的界面態密度增加。另外，文章還發現樣品的橫光學（TO）聲子波數與薄膜的曲率有關，這表明應力主要會影響SiO2 ／ SiC的界面。根據實驗結果，本文作者提出“無應力”氧化膜可能是SiC－MOSFET應用的最佳選擇。

實驗選擇4英寸SiC全晶片進行，其可以測量由應力引起的曲率。4° 偏角n型4H－SiC（0001）Si面襯底，其上生長為有效載流子密度（Nd－Na）8×10E15cm－3下氮摻雜的（12μm）外延層，可用于制造MOS電容。通過薄膜應力測量系統FLX－2320－S測量樣品的曲率半徑（R）。所選拉伸樣品A和B的曲率分別為－0．0132和－0．0091（1／m）。在室溫下將硼離子以固定能量（110keV）和不同劑量注入樣品C和D的（000－1）C面（背面）。在硼注入后，我們發現樣品C和D由初始階段的拉伸狀態變為壓縮。

圖1顯示了樣品A的C－V特性。高頻C－V特性曲線在f ＝100 kHz下測量，其信號幅度小于30 mV；準靜態C－V曲線在斜坡電壓掃描速率50 mV／s下測量。根據（準靜態電容 － 電壓）QSCV和高頻C－V曲線，由泊松方程計算得到理想的C－V曲線，如圖1所示。

拉伸（樣品A和B）和壓縮（樣品C和D）樣品的平帶電壓（Vfb）在100kHz高頻C－V特性曲線下估算。如圖2所示，對于拉伸樣品（A和B）獲得正的Vfb偏移電壓，表明在干氧化期間出現負的固定電荷。

我們通過C－Ψs方法來評估界面態密度。利用以下公式：

q代表電荷，CQS，Cideal和Cox分別代表每個區域的準靜態，理想和氧化下的電容。界面態密度（Dit）如圖3所示。樣品C在Ec－E ＝ 0．2eV處的Dit值為3．01×10E12eV－1cm－2，約為樣品A的三分之一。因此，通過離子注入可以降低拉伸應力，這對于減少上面討論的Dit和Vfb是有效的。然而，值得注意的是，盡管C面離子注入之前的曲率質量是相似的，但較大的壓縮樣品B的Dit是大于C的。 因此，極端壓縮應力是Dit增加的另一個原因。

圖4顯示了拉伸／壓縮應力與Dit之間的關系。該結果表明Dit隨著拉伸應力的釋放而減小并且隨著壓縮應力的增加而增加。因此，Dit的減小被認為是由拉伸／壓縮應力的終止引起的。

為了探究機理，進行了用于應力表征的傅立葉變換紅外（FTIR）光譜。我們采用了FTIR衰減全反射（ATR），它也可被用于研究SiC上熱生長氧化物的微觀結構，以分析SiO2的應力。ATR測量在單個反射系統上進行，并且在Varian Excalibur 3100上采用入射角為45°的單晶ZnSe棱鏡。如圖5所示，這些光譜中的主要表現為TO和LO的特征峰，對應于由組分SiO4四面體的不對稱Si－O伸縮振動。