SRAM如何運作
剛才總結到了SRAM有著很特別的優點，你該好奇這家伙是怎樣的運作過程？
一個SRAM單元通常由4－6只晶體管組成，當這個SRAM單元被賦予0或者1的狀態之后，它會保持這個狀態直到下次被賦予新的狀態或者斷電之后才會更改或者消失。SRAM的速度相對比較快，且比較省電，但是存儲1bit的信息需要4－6只晶體管制造成本可想而知，但DRAM只要1只晶體管就可以實現。
連接一下SRAM的結構，比較出名的是6場效應管組成一個存儲bit單元的結構：
M1－6表示6個晶體管，SRAM中的每一個bit存儲由4個場效應管M1234構成兩個交叉耦合的反相器中。一個SRAM基本單元有0、1 兩個狀態。
SRAM基本單元由兩個CMOS反相器組成，兩個反相器的輸入輸出交叉連接，即第一個反相器的輸出連接第二個反相器的輸入，第二個反相器的輸出連接第一個反相器的輸入。這實現了兩個反相器輸出狀態的鎖定、保存，即存儲了一個位元的狀態。
一般而言，每個基本單元的晶體管數量越少，其占用面積就會越小。由于硅晶圓生產成本相對固定，所以SRAM基本單元面積越小，在芯片上就可制造更多的位元存儲，每個位元存儲的成本就越低。
SRAM工作原理相對比較簡單，我們先看寫0和寫1操作。
寫0操作
寫0的時候，首先將BL輸入0電平，（～BL）輸入1電平。
然后，相應的Word Line（WL）選通，則M5和M6將會被打開。
0電平輸入到M1和M2的G極控制端
1電平輸入到M3和M4的G極控制端
因為M2是P型管，高電平截止，低電平導通。而M1則相反，高電平導通，低電平截止。
所以在0電平的作用下，M1將截止，M2將打開。（～Q）點將會穩定在高電平。
同樣，M3和M4的控制端將會輸入高電平，因NP管不同，M3將會導通，而M4將會截止。Q點將會穩定在低電平0。
最后，關閉M5和M6，內部M1，M2，M3和M4處在穩定狀態，一個bit為0的數據就被鎖存住了。
此時，在外部VDD不斷電的情況下，這個內容將會一直保持。
下面通過動畫來觀察一下寫0的過程。
寫1操作
這里不再重復，大家可以自己推演一下過程。這里仍然提供寫1過程動畫。
讀操作
讀操作相對比較簡單，只需要預充BL和（～BL）到某一高電平，然后打開M5和M6，再通過差分放大器就能夠讀出其中鎖存的內容。
SRAM行業發展趨勢
隨著處理器日趨強大，尺寸越發精巧。然而更加強大的處理器需要緩存進行相應的改進。與此同時每一個新的工藝節點讓增加嵌入式緩存變得艱巨起來。SRAM的6晶體管架構（邏輯區通常包含4個晶體管／單元）意味著每平方厘米上的晶體管的數量將會非常多。這種極高的晶體管密度會造成很多問題，其中包括：
SER：軟錯誤率；Processnode：工藝節點soft：軟錯誤
更易出現軟錯誤：工藝節點從130nm縮小到22nm后，軟錯誤率預計將增加7倍。
更低的成品率：由于位單元隨著晶體管密度的增加而縮小，SRAM區域更容易因工藝變化出現缺陷。這些缺陷將降低處理器芯片的總成品率。
更高的功耗：如果SRAM的位單元必需與邏輯位單元的大小相同，那么SRAM的晶體管就必須小于邏輯晶體管。較小的晶體管會導致泄露電流升高，從而增加待機功耗。
另一個技術發展趨勢可穿戴電子產品的出現。對于智能手表、健身手環等可穿戴設備而言，尺寸和功耗是關鍵因素。由于電路板的空間有限，MCU必須做得很小，而且必須能夠使用便攜式電池提供的微小電量運行。
片上緩存難以滿足上述要求。未來的可穿戴設備將會擁有更多功能。因此片上緩存將無法滿足要求，對外置緩存的需求將會升高。在所有存儲器選項中，SRAM最適合被用作外置緩存，因為它們的待機電流小于DRAM，存取速度高于DRAM和閃存。