近來，GlobalFoundries宣布將會推進7nm FinFET工藝，引發了行業對工藝節點、光刻等技術的探討。本文是來自SemiEngineering 2014年的一篇報道，帶領大家了解7nm工藝及以后的半導體業界的發展方向。（由于推測是2014年的，事實上可能有點過時，希望大家能夠補充最新的業界進展和觀點，謝謝）。
隨著尖端芯片制造商將其產品推向16nm、14nm、10nm甚至7nm制程，相關供應商也在更新其技術藍圖。現在華為海思、三星和高通等芯片制造商正在媒體上披露其10nm芯片的出貨規劃，Global Foundries，、Intel、三星和TSMC也正在循序漸進的推進其工藝制程，Global Foundries甚至還在日前公布了其7nm計劃。
但隨著工藝節點的推進，硅材料本身的局限逐漸顯現，加上ASML的EUV光刻機遲遲未能交付，業界對于摩爾定律在7nm、5nm和之后的制程是否有效發表了不同的見解。從我們的角度看來，10nm節點工藝的實現是沒有什么問題的（如今已經成為事實，10nm量產在即），但到了7nm和之后的制程，則面臨更大的挑戰。7nm是否能順利量產，5nm是否還有可能，3nm是否只存在于想象之中，（這句話讀起來不通）。
但有一點可以肯定，那就是到了10nm之后，我們不能像在以往節點一樣，通過簡單地縮小柵極寬度來推進工藝制程。往7nm的遷移勢必需要昂貴的全新晶體管架構、溝道材料和內部連接。同時還需要全新的Fab工具和材料。但就我們觀察，這些目前都不夠成熟。
從技術的角度看來，我們可以生產7nm或5nm芯片。但設計和生產這些制程的芯片，則需要極強的資金和能力。另外，在有多重選擇的當下，如何選擇正確的技術也是實現這些制程的關鍵。
從之前的路線圖看來，在7nm制程，最有希望的晶體管候選者就是高電子遷移率的III-V族FinFET，而之后的5nm則會迎來下一代的晶體管。
但近來這些現狀都已經改變了，根據IMEC的一些報告顯示，雖然III-V族 inFET可能會應用在7nm上，但他們認為最終會在5nm的時候普及（這句話不對勁，是不是普及的是下一代結構的晶體管？）。所以根據IMEC的觀點，下一代的晶體管可能會在7nm上就出現。
其實在7nm的時候，有三種晶體管可以選擇，分別是環繞柵極場效應晶體管、量子阱FinFET和SOI FinFET。根據IMEC的報告，環繞柵極場效應晶體管是最好的選擇，但現在來宣告勝利者還是為時過早。同樣，鍺或者III-V族材料都應該是7nm時溝道的首選材料之一（首選，又是之一？）。
其實一直以來，業界都在尋找一個性價比能接受的方案。但現在芯片制造商們似乎正在加速推進其所選擇的技術，并將其推向市場，以取得競爭優勢。
從IMEC的報告中我們可以發現，在其CMOS計劃中，其研發和合作伙伴包括了Global Foundries， Intel，三星和TSMC等。IMEC會和他們一起縮窄選擇范圍，并做出最終的選擇。
基于IMEC及IMEC合作伙伴路線圖，產業有可能在2018年進入7nm時代（從今年來看，可能要推遲）。不必驚奇，他們都希望能解決芯片尺寸繼續縮小的問題，或許這將真的是摩爾定律的終點。問題是不管未來7nm能否達到，或是會有一些推遲，整個產業的前進步伐己不可能再是每兩年前進一個節點。
他們還對5nm及其之后的的選擇做了考量。他們表示，在7nm之后，不確定性會明顯提升。
10nm之后，IC設計上商和制造商的花費必然會急速上升，屆時只會有少量的設計商和制造商有足夠的金錢和資源能夠跟上，業界之間的合作也勢必會達到空前的高度。三星的相關負責人表示，他們的研發中心正在同時進行三個節點的研發，他們的最終目標是接近1.5nm。
在問到怎樣實現的時候，三星負責人表示，他需要更強大的工具，材料和開放的創新，當然，三星并不能憑自己來實現相關事宜。