可能的選擇
短期內，芯片制造商們明確地會在FinFet和二維的FD-SOI技術上將節點推進到10nm。到了7nm之后，溝道上的的“門”就會上去控制，這就亟待一種全新的晶體管架構。
7nm上的一個領先競爭者就是高電子遷移率的FinFet，也就是在溝道上使用III-V 材料的FinFet。III-V族 FinFET則可能會在PFET時采用鍺（Ge）作為溝道材料，在NFET時采用InGaAs作為溝道材料。
鍺無疑會是一個好選擇。由于III-V族本身的特性，我們還需要在上面花費更多功夫。
實際上，III-V族材料已經受到了很多的關注，且可能會在5nm的時候推出。而在7nm的時候，鍺和III-V族材料會是最有可能的競爭者。但是這些材料的窄能帶隙也會給低漏電的晶體管帶來麻煩。為此，對III-V族材料的期待從7nm遷移到5nm。但這并不排除近期會在源極和漏極上使用這種材料。
因此，由于III-V族 FinFET的可能延期，7nm還會采取什么樣的方式去實現呢？IMEC考量了幾個晶體管選擇，得出了環繞柵極場效應晶體管、量子阱FinFET和SOI FinFET（應該是指UTB-SOI）三個答案。考慮到基本的CMOS器件遵從靜電學，而環形柵極則是一種把柵極放置在溝道四面的結構。從某種意義上來看，在環形柵極的制程里，你需要從底部切斷Fin。這樣的話，在制作柵極到電介質時，溝道的下部會被填滿。而現在這個位置只是納米線，IMEC表示。
當然，SOI也是可取的，量子阱也是個不錯的選擇，你可以搭建一個有效的能量區域去關閉漏電通道。
關于7nm時候的溝道材料的選擇，IMEC將其范圍縮窄到兩個：一個是由80%鍺組成的PFET；一種是25%到50%混合鍺的FET和0到25%混合鍺且帶有strain relaxed buffers（這里怎么翻譯，應變弛豫緩沖層？）的NFET。最完美的選擇材料是鍺無疑。
硅器件的運行電壓是0.8和0.75V，而鍺器件的工作電壓是0.5V，因此從靜電學的角度看，你的確找到了你所需要的材料。毫無疑問，使用鍺讓你降低了Vdd，進而降低了功耗。
而在7nm之后，業界也給出了幾種晶體管選擇，如上面提到的環形柵極、量子阱、SOI FinFET，還有III-V族FinFET和垂直納米線。IMEC表示他們正在考量垂直納米線的方方面面。同時他們也在探索如何生長溝道，在集成方案的時候也在衡量是先使用溝道還是后使用溝通。
存在的挑戰
在10nm之后，半導體工業面臨很大的挑戰，首當其沖的是光刻技術。為了降低曝光的花費，IMEC的CMOS合作伙伴希望在7nm的時候用上EUV光刻。但由于電源功率多種原因的影響，EUV已經錯過了很多個市場窗口，并且數次延期。根據媒體報道，截止今年八月：
半導體顧問公司的分析師RobertMaire認為EUV真能應用于量產應該是大約在2020年，在5nm時。近期TSMC公布它的計劃也是在5nm節點。
Maire說英特爾可能會有不同的觀點，它采用EUV設備在7nm，因為今年下半年它有可能進入10nm（Intel的10nm接近于代工廠的7nm，7nm接近于代工廠的5nm）。
因為現在16/14nm節點時通常采用兩次圖形曝光技術，如果EUV成功量產，可以避免在10nm及以下時要采用三次或者四次圖形曝光技術，成本上可大幅的節省（原則上應該是由于EUV分辨率高，不需要拆分Mask成為幾張子Mask，從而節省了Mask成本，同時節省了制造時間）。
從20nm節點開始要采用兩次圖形曝光技術，芯片制造商人為的把工藝節點分成兩類，如20nm及10nm都是過渡節點，相對工藝壽命短，而28nm，16/14nm及7nm可能是長壽命節點。
ASML的市場部總監Micheal Lercel說EUV系統量產需要安裝250瓦光源，保證每小時125片，而現在的光源是125瓦，只能每小時85片，ASML正在實驗室中研發210瓦光源。
目前大于200瓦的EUV光源有兩家供應商，分別是ASML的Cymer及Gigaphoton。兩家供應商都認為未來500瓦光源有可能性。
目前用于EUV掩膜保護的Pellicle只能承受125瓦的熱負荷，離開250瓦的目標尚有一段距離。
由于EUV光刻膠它的工作模式是采用反射的二次電子，不同于通常的193nm光刻膠，因此尚需要突破。
目前EUV光刻的成本非常接近于三次圖形曝光技術。
ASML希望它的EUV系統能有大於90%的uptime，但是目前在4周工作周期中它的uptine大於80%。而ASML計劃2018年時它的EUV設備的產能再擴大一倍達到年產24臺，每臺售價約1億美元，目前芯片制造商己經安裝了8臺，正在作各種測試。（uptime不懂）
設備從研發到量產有很大的差別。光源系統的可靠性要求十分高，即便系統工作在真空環境下要求每秒能擊中50，000次融化的錫珠（這句話讀不懂。。。。）。因此新的光源體積很大，相比之前的準分子激光源更為復雜，它的尺寸如同電冰箱一樣大，工作在潔凈廠房中。
業界都希望在7nm的時候有EUV和多重曝光加持。并將圖層的pitch降到21nm，這其實比EUV本身能夠分辨的最小pitch還低，要將如Fin等的圖層做到21nm，那就需要EUV加上雙重曝光去實現。毫無疑問，在未來，業界會將推動這些技術的全部全方位發展。
如果EUV折戟，那么業界就會將目光轉向193nm沉浸和多重曝光。有業界人士表示，如果EUV沒準備好，那么Fin就會使用spacer patterning（側墻轉移技術）。我們也很清楚的知道，spacer patterning需要沉積和刻蝕，如果你想重復這個過程，那么你就需要經過兩次浸沒式光刻，但這樣做的話，成本會顯著提升。有時候你還需要做第三次，這樣的話成本就更高了。
Patterning只是眾多難點中的一個，到了7nm之后，你就有了22nm， 14/16nm， 和10nm FinFET，那就是擁有了三代的FinFET 技術。隨著你縮小FinFET的尺寸，你會在溝道的柵極耦合上面臨與平面型器件相同的問題。
因此到了7nm，業界需要尋求一種能降低柵極長度和維持高性能的新晶體管技術。應用材料晶體管技術部門的高級總監Brand認為環形柵極場效應管是最有效的選擇。他表示未來他將押重注在環形柵極場效應管上。