簡介
在測試和驗證分辨率高于16位的高精度快速模數轉換器（ADC）的交流性能時，需要用到近乎完美的正弦波生成器，該生成器至少支持0 kHz至20 kHz音頻帶寬。通常會使用價格高昂的實驗室儀器儀表來執行這些評估和特性表征，例如Audio Precision提供的音頻分析儀AP27xx或APx5xx系列。大多數情況下，24位或更高分辨率的現代高速SAR和寬帶Σ－Δ ADC都采用單電源和全差分輸入，因此要求用于DUT的信號源具備準確的直流和交流性能，同時提供全差分輸出（180°錯相）。同樣，這款交流生成器的噪聲和失真水平應該遠優于這些ADC的規格，根據大部分供應商提供的規格，其本底噪聲水平遠低于 –140 dBc，失真水平低于–120 dBc，輸入信號音頻率為1 kHz或2 kHz，最高可達20 kHz。有關適合高分辨率帶寬ADC的典型測試臺的典型測試配置，請參考圖1。最關鍵的元件就是正弦波生成器（單信號音或多信號音），其中基于軟件的直接數字頻率合成器（DDS）可以提供完全的靈活性、極高的頻率分辨率和時鐘同步性能，利用數據采集系統來執行相干取樣，以避免泄漏和FFT窗口濾波。
因為成本只有音頻精密分析儀的幾分之一，所以能夠基于直接數字頻率合成（DDFS）原理設計非常精準的正弦波生成器，但需要通過軟件在SHARC處理器等浮點DSP處理器上實現。一個相當快的浮點DSP將能滿足實時性要求，以及所有算法和處理條件，以達到先進的SAR ADC所設置的失真和噪聲性能水平。通過利用SHARC內核架構的全字數據長度（32位或64位定點格式）來實施NCO相位累加，利用專有的40位浮點擴展精度來執行正弦近似函數，以及利用數字濾波器來確定頻譜形狀，量化效應（回轉噪聲和截斷噪聲）得到大幅降低，與用于信號重構的數模轉換器（DAC）缺點相比，這種效應可以忽略不計。
直接數字頻率合成
1970年4月，Joseph A． Webb1提出了數字信號生成器頻率合成器的ZL申請，其中描述了有關DDS生成包括正弦波等各種模擬波形的考慮因素，只需使用數個數字邏輯模塊即可實現。之后，Tierney等人2在1971年初發表了論文（后來成為大家頻繁引用的參考文獻），闡述了通過深化DDS操作進行正交生成來實現直接數字頻率生成，以及采樣系統理論相關局限性（字詞截斷和頻率規劃）問題。隨后出現的實際應用大部分依賴于分立式標準邏輯IC，例如TTL 74xx或ECL 10K系列。后來在不到10年的時間里，Stanford Telecom、Qualcomm、Plessey和ADI等紛紛推出了完全集成式解決方案，例如ADI的AD9950和AD9955。這些邏輯IC旨在實現速度、功率和成本之間的最佳平衡，其架構基于查找表（LUT），以確保在有限相位、頻率和幅度分辨率下實現相位－正弦幅度轉換。如今，ADI公司仍然是DDS獨立集成電路的最大供應商，可能也是最獨特的供應商，而當前的數控振蕩器（NCO）往往都集成到AD9164 或AD9174之類RF DAC中。雖然這些器件在多GHz帶寬上具備出色的噪聲和線性度性能，但它們都不適合測試中等速度、高分辨率ADC，例如LTC2378－20、AD4020或AD7768。
圖1．基于IEEE 1241標準的典型ADC（ac）測試設置的處理鏈。DDFS能夠讓整個測量系統完全實現數字化，具備多種優勢，包括完全的靈活性和相干取樣采集
與基于PLL的傳統頻率合成器相比，NCO和DDS的顯著優勢包括：極高的頻率分辨率、快速靈敏性，以及可輕松生成完美正交的正弦／余弦波形。此外，還提供寬帶寬范圍和高直流精度。其工作原理受數字信號處理和采樣系統理論，數字特性支持對輸出信號的相位、頻率和幅度實施全數字獨立控制。圖2所示的框圖顯示傳統DDS的架構，該DDS由三大功能模塊組成：
u N位相位累加器；
u 相位－正弦幅度轉換器，由W位截取相位輸入字表征特性；
u D位DAC及其相關重構濾波器。
相位累加器由簡單的N位加法器結合寄存器構成，寄存器的內容按照采樣時鐘FCLK的速率，以輸入相位增量Δθ（通常也稱為頻率調諧字，FTW）更新。累加器會定期溢出，在采樣或參考時鐘FCLK和DDS輸出頻率FOUT之間像小數分頻器一樣運行，或像齒輪箱一樣運行，分頻比為：
溢出速率為生成的波形提供輸出頻率，使得：
其中0 ≤ FTW ≤ 2N–1。因為分頻器的原因，NCO輸出端的參考或采樣fS時鐘相位噪聲的影響會降低
相位累加器寄存器的輸出表示生成波形的電流相位。每個分立式累加器輸出相位值然后通過相位－正弦或相位－余弦映射引擎，被轉換成幅度正弦或余弦數據或樣本。此功能通常利用存儲在LUT（ROM）中的三角函數值完成，有時通過執行正弦近似算法完成，或兩者組合方式完成。相位－正弦幅度轉換器的輸出供DAC使用，在濾波之前生成量化和采樣正弦信號，使信號平穩，并避免頻譜混疊。由DAC有限分辨率導致的幅度量化設定了本底噪聲以及相應的頻率合成器信噪比（SNR）的理論限值。此外，DAC作為混合信號器件，由于其INL、DNL、壓擺率、毛刺和建立時間等特性，展現出一系列直流和交流非線性，這會產生雜散信號音，縮小正弦波生成器的整個動態范圍。
基于圖2中架構實現的實際正弦波形生成器，主要是相位－幅度轉換模塊不同，受數字無線電應用這一市場導向影響，該模塊通常針對速度和功耗，而不是高精度而優化。實施相位－正弦幅度轉換器最簡單的方法就是使用ROM，采用一對一映射的方式來存儲正弦值。遺憾的是，LUT的長度與相位累加器的寬度N呈指數增長（2N），并且與波表數據字精度W呈線性增長。而且，減小累加器的尺寸或截斷其輸出之間的權衡和取舍會導致頻率分辨率降低，并且嚴重降低SFDR的性能。結果表明，相位或幅度量化導致的雜散會降低–6 dB／位。實現精細的頻率調諧通常需要較大的N，已有幾種技術可用來限制ROM的尺寸，同時保持足夠的雜散性能。一般會使用簡單的壓縮方法，利用正弦或余弦函數的四分之一波長對稱性將相位幅度范圍減小4倍。為了進一步縮小范圍，實際會使用截斷相位累加器輸出的方法，不過這會導致產生雜散諧波。盡管如此，這種方法也因精準的頻率分辨率要求、存儲器尺寸和成本考量而得到了廣泛采用。建議采用多種角分解方法，以降低基于LUT的方法對存儲器的要求。與使用各種分段、線性或多項式內插法的幅度壓縮結合，在進行需要正弦和余弦函數的I／Q合成時，準確估算正弦函數的第一象限，或按［0， π／4］間隔估算。同樣，在沒有ROM LUT的情況下，只需要按照逐次逼近的方法調用位移和添加操作，即可使用基于角旋轉的方法有效生成復雜信號。這種方法以流行的CORDIC為代表，當硬件乘法器不可用時，或者出于速度或成本考慮，應最大限度減少實施函數所需的柵級數量時（在FPGA或ASIC中），此方法通常比其他方法更快。相反，當硬件乘法器可用時（在DSP微處理器中總是如此），采用插入方法和完整多項式計算（例如泰勒級數展開、切比雪夫多項式）的表查找要比CORDIC更快，尤其是要求高精度時。
圖2．NCO的主要功能部分，以及與完整的直接數字頻率合成器的區別，其中包括重構DAC和其相關的AAF。NCO部分可用于測試或仿真DAC