從圖中看出，信號線加長后，由于傳輸線的等效電阻、電感和電容增大，傳輸線效應明顯加強，波形出現振蕩現象。因此在高頻PCB布線時除了要接匹配電阻外，還應盡量縮短傳輸線的長度，保持信號完整性。
在實際的PCB布線時，如果由于產品結構的需要，不能縮短信號線長度時，應采用差分信號傳輸。差分信號有很強的抗共模干擾能力，能大大延長傳輸距離。差分信號有很多種，如ECL、PECL、LVDS等，表1列出LVDS相對于ECL、PECL系統的主要特點。LVDS的恒流源模式低擺幅輸出使得LVDS能高速驅動，對于點到的連接，傳輸速率可達800Mbps，同時LVDS低噪聲、低功耗，連接方便，實際中使用較多。LVDS的驅動器由一個通常為3.5mA的恒流源驅動對差分信號線組成。接收端有一個高的直流輸入阻抗，幾科全部的驅動電流流經10Ω的終端電阻，在接收器輸入端產生約350mV電壓。當驅動狀態反轉時，流經電阻的電流方向改變，此時在接收端產生有效的邏輯狀態。圖5是利用LVDS芯片DS90LV031、DS90LV032把信號轉換成差分信號，進行長距離傳輸的波形圖。在仿真時設置仿真頻率為66MHz理想方波，傳輸距離為508mm，差分對終端接100Ω負載匹配傳輸線的差分阻抗。從仿真結果看，LVDS接收端的波形除了有延遲外，波形保持完好。
表1 LVDS、ECL、PECL邏輯標準對照表
圖5 LVDS電路仿真結果
串擾分析
由于頻率的提高，傳輸線之間的串擾明顯增大，對信號完整性也有很大的影響，可以通過仿真來預測、模擬，并采取措施加以改善。以CMOS信號為例建立仿真模型，如圖6所示。在仿真時設置干擾信號的頻率為66MHz的方波，被干擾者設置為零電平輸入，通過調整兩根線的間距和兩線之間平行走線的長度來觀察被干擾者接收端的波形。仿真結果如圖7，分別為間距是203.2mm、406。4mm時的波形。
圖6 串擾模型
圖7 不同間距的串擾仿真結果
從仿真結果看出，兩線間距為406.4mm時，串擾電平為200mV左右，203.2mm時為500mV左右。可見兩線之間的間距越小串擾越大，所以在實際高速PCB布線時應盡量拉大傳輸線間距或在兩線之間加地線來隔離。
結束語
在高速數字電路設計中，不用仿真而只憑傳統的設計方法或經驗很難預測和保證信號完整性，仿真已成為高速信號設計的必要手段，利用仿真可以預測信號的傳輸情況，從而提高系統的可靠性。