有朋友補充說，這種金屬是鎢，我查閱到資料也提到是鎢；鎢本身也用在后端的via中； 但是在這個問題上我有些保留，主要原因是4點：
第一， 我自己上課的時候，有多位教授都明確提到過，關于這個metal gate的資料外界知之甚少，至少他們自己不知道，或因為某種原因而不愿意說；
第二，從原理上說，對于NMOS和PMOS，因為所需的功函數是不一樣的，所以單一的一種金屬無論如何是不可能滿足整個high-k工藝的需求，即使確實是鎢，也需要進行work function engineering；
第三， 也有很多資料提到了別的材料，譬如說TiN 系列作為metal gate；
第四， 或許也是最令人疑惑的，就是在我查閱過的資料中，雖然Intel很早就說使用了HfO2作為high-k材料，但是Intel自己卻沒有透露這種或這幾種金屬是什么，它在2008年發表的iedm的文章，并沒有提及具體的材料，而是以“metal gate”作為代稱。Mark Bohl在2007年發表的文章中，也明確說到如下的信息：
“Because the electrical characteristics of the gates of NMOS and PMOS transistors are different, they actually needed not one metal but two—one for NMOS and one for PMOS.”
“But by themselves, none had exactly the work function of the doped silicon, so we had to learn to change the work function of metals to suit our needs.”
“We cannot disclose the exact makeup of our metal layers, because after all, the IC industry is very competitive!”
更新的資料中，似乎也沒有找到相關的信息，而是多以WFM (work function metal)作為指代。雖然在研究界有過關于W、TiN等多種材料的不少研究論文發表，但是我自己是無力確認關于這個metal gate材料的信息來源是什么。因為本人并不從事晶體管制造或設計的研究工作，無力回答這個問題。因此希望能有知情的朋友進行補充，并且提供來源。
于是摩爾定律再次勝利。
32nm第二代high-k絕緣層/金屬柵工藝。
在45nm時代，英特爾取得了巨大的成功（在很多晶體管、微處理器的發展圖上，45nm這一代的晶體管，會在功耗、性能等方面突然出現一個較大的進步折線），32nm時候繼續在基礎上改換更好的材料，繼續了縮小尺寸的老路。當然，前代的Ge strain工藝也是繼續使用的。
22nm FinFET（英特爾稱為Tri-gate），三柵極晶體管。
這一代的晶體管，在架構上進行了一次變革。變革的最早設計可以追溯到伯克利的胡正明教授2000左右提出的三柵極和環柵晶體管物理模型，后來被英特爾變為了現實。
FinFET 一般模型長這樣。它的實質上是增加了一個柵極。
為什么要這么做呢？直觀地說，如果看前面的那張“標配版”的晶體管結構圖，在尺寸很短的晶體管里面，因為短溝道效應，漏電流是比較嚴重的。而大部分的漏電流，是通過溝道下方的那片區域流通的。
溝道在圖上并沒有標出來，是位于氧化絕緣層以下、硅晶圓表面的非常非常薄（一兩個納米）的一個窄窄的薄層。溝道下方的區域被稱為耗盡層，就是大部分的藍色區域。
于是有人就開始想啊，既然電子是在溝道中運動，那么我為何非要在溝道下面留有這么一大片耗盡層呢？當然這是有原因的，因為物理模型需要這片區域來平衡電荷。但是在短溝道器件里面，沒有必要把耗盡層和溝道放在一起，等著漏電流白白地流過去。
于是有人（IBM）開了一個腦洞：把這部分硅直接拿掉，換成絕緣層，絕緣層下面才是剩下的硅，這樣溝道就和耗盡層分開了，因為電子來源于兩極，但是兩極和耗盡層之間，被絕緣層隔開了，這樣除了溝道之外，就不會漏電啦。比如這樣：
這個叫做SOI（絕緣層上硅），雖然沒有成為主流，但是因為有其優勢，所以現在還有制造廠在搞。
于是有人（英特爾）又想了，既然都是拿掉耗盡層的硅，插入一層氧化層，那么為什么非要放上一堆沒用的硅在下面，直接在氧化層底下，再弄一個柵極，兩邊夾著溝道，豈不是更爽？你看你IBM，就是沒雄心。
但是英特爾還覺得不夠，又想，既然如此，有什么必要非得把氧化層埋在硅里面？我把硅弄出來，周圍三明治一樣地包裹上絕緣層，外面再放上柵極，豈不是爽爆？
于是就有了FinFET，上面這種。FinFET牛逼的地方在于，不僅大大降低了漏電流，而且因為多一個柵極，這兩個柵極一般都是連在一起的，大大增加了前面說過的那個絕緣層電容，也就大大提升了晶體管的開關性能。所以又是一次革命式的進步。
這個設計其實不難想到，難的是，能夠做到。為什么呢？因為豎起來的那一部分硅，也就是用作溝道的硅，太薄了，只有不到10個納米，不僅遠小于晶體管的最小尺寸，也遠小于最精密的光刻機所能刻制的最小尺寸。于是如何把這個Fin給弄出來，還得弄好，成了真正的難題。
英特爾的做法是很聰明的，解釋起來需要很多張工藝流程圖，不多說，但是基本原理是，這部分硅不是光刻出來的，而是長出來的。它先用普通精度的光刻刻出一堆“架子，然后在沉淀一層硅，在架子的邊緣就會長出一層很薄的硅，然后再用選擇性的刻蝕把多余的材料弄走，剩下的就是這些立著的、超薄的硅Fin了。當時我聽說這套方法的時候，徹底跪了，這智商太碾壓人了。
FinFET的工藝流程
制作FinFET的工藝流程具體是怎樣的呢？筆者并非這方面的專家，所知有限。盡所能查閱了一些資料之后，把相關的一些信息整理在下面，供大家參考。
在2016年8月的這篇訪談中，Intel的Mark Bohl (Senior fellow and director of process architecture and integration)談到了Intel的FinFET技術，以及對于10nm制程的技術展望。在其中，他提到Intel將會繼續使用SADP (Self-Aligned Double Patterning)工藝。
Double Patterning是可以提高光刻最小精度的，是目前主流采用的一種技術，有很多個版本。它的原理是這樣的，譬如說，Intel是采用193nm的浸入式光刻來處理最高精度需求的步驟，這個技術的最小尺寸大約是80~90nm之間。如果使用Double Patterning的話呢，則可以將這個精度提高到約40nm左右。
這個在原理上是很容易理解，如果先pattern一批80nm精度的圖樣，然后再交錯著pattern一批80nm精度的圖樣，在兩次光刻之后，圖樣的精度，以pitch來衡量的話，就會是原來的精度的一半。這個過程在維基百科中就有說明，大家可以直接查閱
Multiple patterning。
Self-Aligned Double Patterning是其中的一種技術，它只需要一次光刻步驟就能完成，而且從原理上說，是可以用來制作fin的（制作fin的這個步驟叫做active fin formation）。我在上一些相關的器件和工藝課程的時候，自己的教授也有提到這個工藝是被用來制作fin的。但是在這方面，我并沒有找到直接的資料，來自Intel 或別的幾個大廠，來說明自己的active fin formation具體是怎么做的，因此這只能算是一個合理的猜測。
在這個過程中，首先會沉積一層hard mask，又被稱作mandral的材料，比如Si3N4之類的。這層材料以普通精度的光刻進行pattern。mandral在被pattern之后，就被稱作spacer。然后再生長一層絕緣層材料，譬如二氧化硅，被稱作film。
可以通過控制這個生長過程的時間，來控制最終的fin的厚度W。然后對film進行刻蝕，將所有水平方向的材料刻蝕掉，只剩下沿著spacer的邊緣所生長出來的那部分，之后再以選擇性的刻蝕將spacer材料移除，只剩下這層sidewall film。最后就是對底下的硅材料進行刻蝕，這樣相當于用這層film做了mask。
接下來，為了保證isolation，還需要再生長一層絕緣材料二氧化硅，這個步驟要求很高，因為fin和fin之間的那段空間，高寬比是很大的，需要讓二氧化硅完全填充這個空隙，所以這個步驟被稱作conformal coating。
顯然這個步驟之后，硅片的表面是不平整的，因此需要進行一次CMP (Chemical Mechanical Polishing)，就是通過添加一定的研磨劑，用機械研磨的方式將整個晶圓的表面給弄平整。
最后就是再對二氧化硅材料進行一次刻蝕，通過控制這次刻蝕的時間，可以控制露出來的fin的高度H。在這個fin上面，再用ALD (Atomic Layer Deposition)等步驟沉積high-k材料等柵極的stack，就基本完成了這部分的制作。
上面這個工藝確實是存在的，也是被采用的，然而關于它有一個問題，就是我所能找到的資料，似乎顯示這個工藝是被IBM、三星這系列的廠，用在SOI的finfet上面。
前面提到過SOI的概念，這里應該補充一下，其實SOI和finfet并不是兩種對立的技術，之前的比較，只是為了方便從晶體管物理的角度解釋兩種技術的思路是什么。finfet也是可以制作在SOI晶圓上面的，這是三星它們的做法。
但是Intel似乎并沒有采用這種做法，出于成本的考慮(SOI晶圓比較貴)，Intel使用的是bulk finfet，溝道底下是沒有埋絕緣層的。那么在這個制程下面，active fin formation是否也是用SADP這樣的工藝制備的？我沒有找到直接的資料證據。
雖然在一些采訪和報道中，Intel提到自己是用了SADP工藝，但是這個工藝并不限于制作fin，也可以用在制作柵極的pattern以及后端的via, interconnect上面，因此我不能確定Intel 是怎么做的。
三星在IEDM上發表過他們最新的7nm工藝晶體管的報告中的幾張圖，概述了三星\IBM（這倆是一家人...）這個系列的工藝制程的思路，它們是這樣考慮的：
可以看到三星是用SAQP(self-aligned quadruple patterning, 和SADP流程基本一樣，而又增加了一次光刻，因此最小尺寸進一步縮小 )來進行7nm fin制備，如下圖所示：
它也提到了整個流程，可是我自己完全看不懂
臺積電在同一個會議中也發表了7nm，但是語焉不詳。Intel則沒有發表。在Intel發表的14nm晶體管的文章中，同樣只有一句話提到使用了SADP工藝，但是并沒有像三星這樣細致地說明工藝步驟，而是直接開始講晶體管的性能，所以在這方面的信息很少。
需要說明一下，無論是哪個工藝，其實一開始都不是這些公司自己發明的，譬如說，胡正明教授就曾經發表過SADP相關的文章，那是早在2006年finfet出來之前多年。
這些公司看重了某個工藝的前景(能不能scale，成本問題，等等)，然后將它整合到自己積累多年的制作流程中去，推出新一個節點的制程。因為完成一個工藝的設備成本是極其高昂的，所以往往需要提前多年就做好規劃。